IBMは、爪ほどの面積に約1000億個のトランジスターを集積した新しいプロトタイプ・チップを開発した。集積密度は、同社が2021年に発表した従来の最先端技術の2倍に達する。この設計は、今後数年にわたり、より高速でエネルギー効率の高いコンピューターの実現につながる可能性がある。

半世紀以上にわたり、チップメーカーはムーアの法則の基本原理に従い、より高性能なコンピューターを実現してきた。その原理とは、チップ上により多くのトランジスターを集積するというものだ。そのため、演算を担う微小なスイッチであるトランジスターは段階的に小型化されてきた。しかし過去15年間で、そのサイズは量子力学の影響が動作に及び始める領域、すなわち数十ナノメートル程度にまで近づいた。もはやこれ以上小さくすることはできない。

そこで、チップにさらに多くのトランジスターを搭載するため、業界全体のエンジニアは都市の高層化にも通じる発想、すなわち「上方向へ積み重ねる」アプローチに注目している。IBMは6月25日（木）、この戦略を採用した新しいチップを発表した。ナノスタックと呼ばれるこのアーキテクチャーでは、シリコンチップ上にトランジスターを2層構造で垂直に積層している。

「これは単なる漸進的な進歩ではありません」。IBMリサーチのジェイ・ガンベッタ部長は、6月23日（火）の記者会見でそう語った。「大きな飛躍です」。ガンベッタ部長は、10年以内にナノスタッキングを採用したチップがデータセンターで広く利用されるようになり、その高い効率性によってデータセンターの電力消費の抑制に貢献するようになると見込んでいる。

「まさに革命的です」。こう話すのは、テクノロジー分析会社テックインサイツ（TechInsights）のダン・ハッチソン副会長である。「これによって、このロードマップはさらに10年から15年延びることになります」。

IBMによれば、この新しいアーキテクチャを採用したチップは、従来の最先端アーキテクチャーと比べて、同じ時間内に最大50％多くの処理を実行でき、エネルギー効率は最大70％向上するという。このアーキテクチャーは、トランジスターを配置するための汎用的な設計手法であり、IBMは半導体メーカーと提携して実際のチップを製造する予定だ。同社は、この設計がGPUやCPUをはじめとするさまざまな種類のチップに採用されることを見込んでいる。

「チップ設計者と、この技術をどのように活用できるかについて多くの議論を交わすことになるでしょう」。IBMのグローバル半導体研究開発担当副社長であるフイミン・ブーは、新設計を発表した記者会見でこう述べた。

レイヤーケーキ構造

IBMの新しいチップは、レイヤーケーキのように層を積み重ねながら製造される。まずシリコンの第1層にトランジスターを形成し、その上に新たなシリコン層を重ねて、さらにもう1層のトランジスターを直接形成する。最後に、2層のトランジスターを電気的に接続する配線を形成する。今回の研究には関与していないイリノイ大学アーバナ・シャンペーン校のチン・カオ教授（材料科学・工学）によれば、このような2種類のトランジスターを垂直に積層する構造は、「相補型電界効果トランジスタ（CFET）」と呼ばれるという。

この一般的なアプローチを追求しているのはIBMだけではない。最大手のチップメーカーであるインテル（Intel）、サムスン（Samsung）、TSMC、そしてベルギーの研究機関であるImec（アイメック）もCFETの研究を進めている。IBMによれば、自社の設計の特徴は、第2層のトランジスターを第1層の真上ではなく、互い違いに配置している点にある。この構造によって、配線を簡素化できるなどの利点があるという。

IBMのナノスタック・アーキテクチャーで採用されたCFETは、AMDの3D V-Cache（キャッシュ）や、ファーウェイ（Huawei）が開発中のLogicFolding（ロジックフォールディング）技術など、2層構造チップを実現する別の一般的な手法とは異なると、カオ教授は説明する。これらの手法では、それぞれの層のトランジスターを別々に製造した後、2枚の層を貼り合わせる。一方、IBMの新しい手法では、層同士をより高い精度で位置合わせできる。トランジスターが極めて微細であることを考えると、この精度は性能にとって重要だとカオ教授は言う。

ナノスタッキングは、2022年頃から最先端のトランジスター製造に採用されているナノシート技術を基盤としている。トランジスターは本質的には、電子が流れる配管のようなもので、その流れをオン・オフするバルブを備えている。電子はトランジスター内部の「チャネル」と呼ばれるシリコン領域を流れる。IBMのナノスタックでは、このチャネルは3枚のナノシートで構成され、それぞれの厚さは15原子分、シート同士は9ナノメートル間隔で配置されている。

チップの世代には、それぞれ名称が付けられる。IBMはナノスタック技術を「サブナノメートル」あるいは「0.7ナノメートル」と呼んでいる。これは、新世代になるたびにより小さな寸法を名称に用いるという、業界の長年の慣習に従ったものだ。ただし、「0.7ナノメートル」という名称はマーケティング上の呼称であり、チップの実際の物理寸法を表しているわけではない。「トランジスター間の距離は、かなり長い間、およそ40ナノメートルで推移しています」とカオ教授は言う。

量産化に向けて

今後は、IBMのブー副社長が記者会見で示唆したように、チップメーカーは積層する層数をさらに増やすことで、トランジスター密度を一段と高めようとするだろう。しかし、実用化にはいくつかの課題があるとカオ教授は指摘する。製造工程では一定数の不良品が発生するためだ。「ここでは新たな層を上に積み重ねます。上層でも下層でも、どちらか一方に欠陥があれば、チップ全体が不良品になってしまいます」。その結果、多層チップでは単層チップより歩留まりが低下し、製造コストも上昇することになる。

もう一つの大きな課題は、カオ教授が「サーマルバジェット（熱予算）」と呼ぶ問題だ。つまり、下層の配線を損傷させることなく、新しい層を形成する製造方法を確立しなければならないということである。そのためには、製造プロセス全体を400℃以下に抑える必要がある。IBMは、第2層を十分低い温度で形成する方法を開発したというが、その具体的な技術については明らかにしていない。

大学の研究者たちも、この課題に取り組んでいる。例えばカオ教授の研究グループは、第2層を200℃以下で形成できる積層技術を開発した。その鍵となるのが、「ジャンクションレス・トランジスター」と呼ばれる種類のトランジスターである。このトランジスターは、通常必要となるドーピング工程を経ずに製造できる。ドーピングとは、シリコンに他元素を注入して材料特性を調整する工程であり、トランジスター製造工程の中でも特に高温を必要とする。カオ教授は、熱管理の観点から見れば、この手法はさらに多層化しやすい可能性があると考えている。ただし、現時点ではまだ原理実証段階にとどまっている。

それでもカオ教授は、IBMの研究を「変革的」だと評価する。その理由は、「最先端の製造ラインを用いて、ウェハー全体にわたってトランジスターを積層する方法を実証した」点にある。この成果は、業界全体を前進させるものだとカオ教授は言う。「彼らのキラーアプリケーションが何になるのか、とても興味があります」。

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