フラッシュ2023年2月28日

• 問題に応じて計算原理を切り替え、東工大らのアニーリングマシン

  by MITテクノロジーレビュー編集部 [MIT Technology Review Japan]

  東京工業大学、北海道大学、京都大学の研究グループは、問題の性質に応じて計算原理を切り替えるアニーリングマシンを開発した。

  アニーリングマシンの計算原理には、1ステップで1スピンのみを更新する「SA（Simulated Annealing）」、1ステップで全スピンを並列で更新できる「SCA（Stochastic Cellular Automata Annealing）」など、いくつかの種類がある。SAとSCAを比較すると、1ステップで全スピンを更新できるSCAが優れているように見えるが、問題によってはSCAは安定せず、SAの方が速く処理を終えることがある。研究グループがさらに調べたところ、SCAでも更新対象を一部スピンに制限することで、動作が格段に安定することが分かった。この発見を基に、並列スピン更新による高速動作と安定性を両立した新しい計算原理「RPA（Ratio-controlled Parallel Annealing）」を考案した。

  SA、SCA、RPAに加えて、富士通が開発した「デジタルアニーラ」の計算原理であるDA（Digital Annealing）を対象に、問題の性質と最適な計算原理の相関を調べた。その結果、組み合わせ最適化問題の性質によって、最適な計算原理が異なることを確認した。

  研究グループは、SA、SCA、RPA、DAの計算原理を比較し、計算回路の中で共通化できる部分を見出し、この発見から、4種類の計算原理を使い分けることが可能なアニーリング計算機「Amorphica（アモルフィカ）」を設計した。Amorphicaを台湾TSMCの40ナノメートルのプロセスで試作したところ、チップサイズは3ミリメートル×3ナノメートルで、消費電力は最大でも500ミリワットにも満たないものが完成した。単一チップでは512スピンのアニーリング処理を4並列で実行できるという。最大で4チップを相互接続可能で、その場合は2048スピンのアニーリング処理が可能になる。

  Amorphicaを4つ相互接続したシステムで4種類の最大カット問題を解いた結果、GPUを使用した場合に比べて最大で58倍の性能を発揮した。さらに、Amorphicaの電力効率はGPUのおよそ3万倍にもなることを確認した。

  研究成果は2月19日〜23日に米国サンフランシスコで開催された「国際固体素子回路会議（ISSCC 2023）」で発表された。

  （笹田）

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